（原标题：2D晶体管，加速到来）
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来源：内容来自IEEE。
英特尔、三星和台积电等芯片制造巨头预见到未来硅晶体管的关键部件将被厚度仅为几个原子的半导体所取代。尽管他们已经报告了朝着这一目标取得的进展，但普遍认为这一未来还需要十多年的时间。
如今，一家从麻省理工学院分离出来的初创公司CDimension声称已经破解了制造商业规模二维半导体的密码，并预计芯片制造商将在原有时间的一半内将其集成到先进的芯片中。
CDimension开发了一种在硅上生长二硫化钼（MoS2 ） ——一种二维半导体的工艺，该工艺温度足够低，不会损坏底层硅电路。这有望在现有硅电路上方集成多层二维晶体管，并最终实现由二维器件制成的多层 3D 芯片。
“很多人认为二维半导体仍处于实验室阶段，”CDimension 首席执行官兼联合创始人朱嘉迪（Jiadi Zhu）表示。“但 CDimension 拥有专为二维材料生长设计的专有工具……而且我们已经解决了许多关键的（二维材料）问题，包括晶圆级均匀性、器件性能和变化、器件可靠性以及与硅制造工艺的兼容性。”
他表示，总而言之，二维半导体已准备好进入工业化发展阶段。
CDimension 的许多计划都取决于一种专有工艺，它使用这种工艺在仅约 200°C 的温度下在硅和其他基板上在整个 300 毫米晶圆上生长单层MoS2。2D材料通过化学气相沉积形成，其中蒸发的前体化学物质在表面发生反应以覆盖表面。但通常制造 2D 材料的反应需要高达 1000°C 的温度。这个温度太高了，会损坏制造晶体管所需的任何底层结构。如今，研究人员通过单独沉积 2D 半导体然后将其精确地转移到硅芯片上来解决这个问题。但 CDimension 的系统可以直接在硅芯片上生长材料而不会造成损坏。
这家初创公司目前的部分业务是运送生长有二维材料的硅晶圆，以便客户对其进行评估并构建器件。或者，客户可以发送已经加工好的晶圆，使其上带有硅电路或结构。CDimension 随后可以在晶圆上生长二硫化钼或其他二维材料，并将其送回给客户，这样客户就可以将一层二维器件与硅电路集成在一起。
后者可能是二维半导体的首个工业化应用。“我们正在展示硅加二维材料的可能性，”朱教授说。“但二维材料也可能用于高度可扩展的逻辑器件。这可能是下一步。”
英特尔、三星和台积电等芯片制造商在 2024 年 12 月的IEEE 国际电子设备会议上 报告了旨在用 MoS2 和其他 2D 半导体取代未来晶体管中的硅纳米片的研究。在同一会议上，朱和他的 IEEE 院士Tomás Palacios和Jing Kong麻省理工学院实验室的同事们证明，低温合成可以生产具有多个堆叠通道的 MoS2晶体管，类似于纳米片晶体管。（Palacios 是 CDimension 的战略顾问。）通过缩小设备尺寸，该团队预测此类设备在功耗、性能和占用面积方面可以满足甚至超越未来 10A（1 纳米）节点的要求。
朱先生表示，采用二维半导体的一大动机是降低功耗。晶体管在开启（动态功耗）和关闭（静态功耗）时都会损耗功率。由于二维晶体管的厚度仅为 0.6 纳米多一点，因此其工作电压仅为当今硅器件的一半，从而节省了动态功耗。当它们关闭时，最需要担心的是漏电流。但二硫化钼的带隙是硅的两倍多，这意味着电荷泄漏到器件中需要更多的能量。朱先生表示，使用 CDimension 材料制造的器件功耗仅为硅器件的千分之一。
除了电子传导（n型）半导体二硫化钼（MoS2 ）外，这家初创公司还提供p型半导体二硒化钨，以及二维绝缘膜，例如六方氮化硼。如果二维半导体想要在未来的CMOS芯片中占据主导地位，那么所有这些技术组合都是必需的。
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